module disp(
input     [7:0] count,
output reg[3:0] smgL,
output reg[3:0] smgH
);
    always@( count )
        begin
            case( count%10 )
                4'h0 : smgL = 4'h0 ;
                4'h1 : smgL = 4'h1 ;
                4'h2 : smgL = 4'h2 ;
                4'h3 : smgL = 4'h3 ;
                4'h4 : smgL = 4'h4 ;
                4'h5 : smgL = 4'h5 ;
                4'h6 : smgL = 4'h6 ;
                4'h7 : smgL = 4'h7 ;
                4'h8 : smgL = 4'h8 ;
                4'h9 : smgL = 4'h9 ;
                default:smgL = 4'h0 ;

            endcase
            case( count/10)
                4'h0 : smgH = 4'h0 ;
                4'h1 : smgH = 4'h1 ;
                4'h2 : smgH = 4'h2 ;
                4'h3 : smgH = 4'h3 ;
                4'h4 : smgH = 4'h4 ;
                4'h5 : smgH = 4'h5 ;
                4'h6 : smgH = 4'h6 ;
                4'h7 : smgH = 4'h7 ;
                4'h8 : smgH = 4'h8 ;
                4'h9 : smgH = 4'h9 ;
                default:smgL = 4'h0 ;
            endcase
        end
endmodule